como te diste cuenta en el datasheet que no toma ese bits?
The next twelve clock cycles accomplish the actual Analog-to-Digital conversion.
A thirteenth clock cycle is needed for the last bit of the conversion result.Para 12 bits necesitas 13 ciclos, es decir un ciclo de mas, si lo pensas para el de 8 bit, necesitarias 9.
consulta, en la hoja de dato del 7841 dice que fsample max es de 200khz para +5 volts y que la fclk=16xfsample=3.2MHz osea que la fclk para el adc sale del SPI_CLK_DIV_16 es decir 4Mhz/16=250Khz no?
Eso que decis en ningun lado esta especificado como un maximo, sino que lo que decis esta dado como parametro para los graficos, es decir con esos valores se hicieron.
Creo que lo que tenes que respetar son los tiempos que te dan en la tabla VII (
http://www.ti.com/lit/ds/symlink/ads7841.pdf ) pagina 12.
La maxima velocidad de clock seria de 1/(tch + tcl) = 1/(300ns) = 3.33Mhz (Por eso se debe haber probado con 3.2Mhz) , de todas formas tenes que respetar los tiempos de conversion, etc etc etc. Siempre y cuando respetes los tiempos minimos deberia andar.
Por ahi tambien hay otros datos en las primeras tablas ( pagina 3 ) sobre "Multiplexer Settling Time" tambien deberias tenerlo en cuenta.
Y si con SPI_CLK_DIV_16, El Fosc esta dividido por 16, es decir 250Khz, podrias usar el DIV_4 y lo tendrias a 1Mhz sin problemas.
Del datasheet del PIC:
In Master mode, the SPI clock rate (bit rate) is user programmable to be one of the following:
• FOSC/4 (or TCY)
• FOSC/16 (or 4 • TCY)
• FOSC/64 (or 16 • TCY)
• Timer2 output/2
This allows a maximum data rate (at 48 MHz) of 2.00 Mbps.
No se como llega a 2.00 Mpbs, mis calculos me dan mal, de todas formas con el tiempo soy feliz.