Bueno cuca. En realidad he utilizado el DDS unicamente para hacerme un generador de funciones, ya que el reloj para el osciloscopio lo genera la propia placa de la FPGA. Además no necesito modificar este reloj, ya que con la FPGA puedo elegir qué muestras meto en la fifo y cuales no. Así siempre muestreo al máximo de frecuencia (80MHz) y descarto 1, 2, 4, 8, etc muestras para conseguir los 40, 20, 10, 5 MSPS y variar así el t/div.
El tema de llevar más allá de los 90MHz el DDS está claro en el datasheet. Aparecerán frecuencias imágenes. Un ejemplo:
Queremos una frecuencia de 120MHZ.
A la salida tendremos esta (120MHz), la de muestreo (180MHz), la imagen superior (180 + 120 = 300MHz) y la inferior (180 - 120 = 60MHz). Es esta última la que nos dará un gran dolor de cabeza, por que además su potencia espectral sera importante, por lo que puede que nuestro conversor esté trabajando a 60MSPS en vez de a 120MSPS que es lo que queremos. Una solución muy fácil es filtrar esta frecuencia de 60MHz con un filtro NOTCH de esos pero no podremos muestrear nunca a 60MHz ni, dependiendo de la selectividad del filtro, en sus alrededores. Por eso lo mejor es conseguir un system clock máximo y muestrear como máximo a la mitad de éste.
En cuanto a los niveles de salida, son TTL(0~5V), ya que tiene integrado un comparador de alta velocidad, que compara una salida de referencia con la onda senoidal
