Estoy utilizando MPLAB SIM (dentro de MPLAB IDE 7.51) para simular un codigo en assembler, dentro del cual hago 5 llamados a la subrutina Pdelay, de 5000 ciclos...cuando abro el Logic Analizer, veo que me grafica hasta aprox. 30000 ciclos, lo que me da bien para efectos de visualizacion de todo lo que hace el codigo.
Mi problema es que si trato de hacer un delay de 500ms (500000 ciclos), que se acercaria a lo real para la aplicacion que yo quiero, la visualizacion en el logic analizer no me alcanza completa, despliega desde los 2470000 ciclos a los 2500000 ciclos.
Pienso que el buffer de calculo se llena puesto que son muchos ciclos, y solo me muestra los ultimos 30000 (la diferencia)...cuando veo en las propiedades veo que el maximo de ciclos a desplegar es 32767, lo cual me confirma este hecho.
Hay alguna manera de aumentar el paso o "step" para poder desplegar toda la grafica (desde 0 en adelante...), aun aumentando el delay?
